low latency ethernet

Verilog-Ethernet mit geringer Latenz für Nasdaq HFT FPGA

RTL-Implementierung einer Ethernet-Schnittstelle mit geringer Latenz für die Zwecke des HFT-FPGA-Projekts.

Um eine geringere Latenz zu erreichen, werden alle Funktionen entfernt, die für unseren Anwendungsfall nicht unbedingt erforderlich sind. Externe Benutzer sollten davon ausgehen, dass dieses Projekt für einen anderen Anwendungsfall wiederverwendbar ist oder mit 802.3 kompatibel ist.

PHY

IP für 10GBASE-R und 4-Lane-40GBASE-R, siehe Submodul.

MAC

Merkmale :

• Unterstützt VLAN-Tagging, unterstützt kein doppeltes VLAN-Tagging

Annahmen:

• Nur Vollduplex-Schnittstelle

UDP

RX-Datenstrom

Merkmale :

• IPv4, keine Unterstützung für Fragmentierung

• Support-Optionen, Daten verwerfen

• Unterstützt nur UDP, ignoriert alle anderen Pakettypen

Annahmen:

• UDP-Pakete, die MoldUDP64-Datagramme enthalten, werden niemals fragmentiert

tx-Neuübertragungsanforderung

Merkmale :

• IPv4

• Alle Daten werden in ein UDP-Paket verpackt

• Alle Pakete werden an dasselbe Ziel gesendet

• Auf den UDP-Datenanbieter wird kein Gegendruck ausgeübt

Annahmen:

• Der UDP-Datenanbieter wird möglicherweise Daten mit Blasen übertragen, es wird ein gültiges Signal bereitgestellt

TCP

RTL-Implementierung eines Single-Socket TCP Moduls.

Merkmale :

• IPv4

Annahmen:

• Der ITCH-Server befindet sich an einer einzigen Designadresse

• Es ist jeweils nur eine Verbindung aktiv

Gemeinsame Merkmale und Annahmen

Gemeinsame Funktionen und Annahmen aller Ethernet-Schnittstellen.

Merkmale :

• IP ist statisch definiert

• Gateway-MAC ist statisch definiert

Annahmen:

• Die Adresse des Remote-Servers ändert sich nie

• Ich kann eine Bestätigung schneller senden, als ich neue Pakete empfangen kann

• Keine Paketsegmentierung

Roadmap

In Entwicklung:

• PCS 10G 16b breiter Datenpfad

• PCS 40G 256b breiter Datenpfad

• MAC 10G 16b/32b/64b breiter Datenpfad

• IPv4 16b

• IPv4 64b

• UDP 16b

• UDP

• TCP 16b