udp offload engine

UDP-Offload-Engine

Fangen Sie an

Die UDP Offload Engine ist ein IP-VHDL, das für die FPGA-Hardwareprogrammierung verwendet wird.

Diese IP ist ein UDP-IP-Stack-Beschleuniger und kann Daten über eine Ethernet-Verbindung senden und empfangen. Dieser Stack ist dank seiner konfigurierbaren Busgröße hochgradig konfigurierbar und kann mit Ethernet-Raten von bis zu 40 Gbit/s verwendet werden. Darüber hinaus ist es modular. Es implementiert verschiedene Protokolle und integrierte Testtools, die deaktiviert werden können, um Ressourcen zu sparen.

Dieses IP basiert auf Bausteinen, die der Thales-Strategie im Ingenieurwesen folgen. Sie erfüllen grundlegende Funktionen und ermöglichen die Unabhängigkeit von der Plattform/dem Ziel. Bei diesem Design werden keine Herstellerprimitive verwendet, alle werden abgeleitet.

---

Inhaltsverzeichnisse

1. Dokumentation
2. Wichtige Punkte
3. Aufführungen
4. Designbeispiel
5. Roadmap
6. Mitwirken
7. Lizenz

---

Dokumentation

Diese Abbildung beschreibt die interne Architektur des IP. Die Hauptentität ist das Modul uoe_core . Es wurde in einen Top-Wrapper top_uoe gekapselt, der zusätzlich einige integrierte Testfunktionen instanziiert.

• Funktionsteil

  • Verbindungsschicht: Untere Schicht der IP, sie ermöglicht die Verbindung mit der MAC-Schicht. Es beherrscht das Ethernet-Protokoll, leitet eingehende Pakete weiter und kann sie filtern.
  • Internetschicht: Dies ist die Zwischenschicht, die das IPv4-Protokoll und einen Teil des ICMP-Protokolls (Ping) verarbeitet.
  • Transportschicht: Diese Schicht ist dem UDP-Protokoll gewidmet

• Integrierter Testteil (optional)

  • Auf den Hauptschnittstellen des Stacks (MAC und UDP) wurden zwei LoopBack-Fifos implementiert
  • Auf der UDP-Seite wurde ein Generator/Checker zum Debuggen integriert.

Die vollständige Dokumentation des Stacks finden Sie im Architekturhandbuch.

Wichtige Punkte

• Konfigurierbare Busgröße

• Behandeln Sie die folgenden Protokolle

  • Benutzer-Datagram-Protokoll (UDP)
  • Internetprotokoll Version 4 (IPv4)
    • Fragmentierungsunterstützung

• Adressauflösungsprotokoll (ARP)

  • Handle der ARP-Tabelle
  • Erkennung von IP/MAC-Adresskonflikten

• Internet Control Message Protocol (ICMP)

  • Echo-Anfrage/Antwort (PING) (in Kürze verfügbar ...)

• Berücksichtigen Sie Puffer auf der MAC-Schnittstelle und das Überschreiten der Taktdomäne

• Filteroption für eingehenden Datenverkehr

• Nutzung des Standardbusses

  • Datenverbindung im AXI4-Stream
  • Steuerverbindung in AXI4-Lite 32 Bit

Aufführungen

Das Design wurde mit verschiedenen generischen Parametern und für mehrere Ziele außerhalb des Kontexts synthetisiert und implementiert. Die Ergebnisse sind auf der Seite „Leistung“ verfügbar.

Designbeispiel

Dieses Repo integriert das folgende Designbeispiel:

• AMD-Xilinx FPGA: auf KCU105 EvalBoard

Roadmap

Demnächst erhältlich ...

Mitwirken

Wenn Sie daran interessiert sind, zu diesem Projekt beizutragen, lesen Sie zunächst die Richtlinien für Beiträge.

Lizenz

• Apache-Lizenz, Version 2.0