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El motor de descarga UDP es un VHDL IP que se utiliza para la programación de hardware FPGA.

Esta IP es un acelerador de pila UDP-IP y puede enviar y recibir datos a través de un enlace Ethernet. Esta pila es altamente configurable para usarse con velocidades Ethernet de hasta 40 Gb/s gracias a su tamaño de bus configurable. Además es modular. Implementa diferentes protocolos y herramientas de prueba integradas que se pueden desactivar para ahorrar recursos.

Esta IP se basa en Building Blocks siguiendo la Estrategia Thales en ingeniería. Realizan funciones básicas y permiten ser independientes de la plataforma/objetivo. En este diseño no se utiliza ninguna primitiva del fabricante, todas se infieren.

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Tablas de contenidos

1. Documentación
2. Puntos clave
3. Actuaciones
4. Ejemplo de diseño
5. Hoja de ruta
6. Contribuyendo
7. Licencia

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Documentación

Esta figura describe la arquitectura interna de la IP. La entidad principal es el módulo uoe_core . Fue encapsulado en un contenedor superior top_uoe que además crea una instancia de algunas funciones de prueba integradas.

• parte funcional

  • Capa de enlace: Capa inferior de la IP, permite la conexión con la capa MAC. Maneja el protocolo Ethernet, dirige los paquetes entrantes y puede filtrarlos.
  • Capa de Internet: Es la capa intermedia que maneja el protocolo IPv4 y una parte del protocolo ICMP (Ping).
  • Capa de transporte: esta capa está dedicada al protocolo UDP.

• Pieza de prueba incorporada (opcional)

  • En las interfaces principales del stack (MAC y UDP) se han implementado dos LoopBack fifos
  • En el lado UDP, se ha integrado un generador/verificador para la depuración.

La documentación completa de la pila está disponible en la guía de arquitectura.

Puntos clave

• Tamaño de autobús configurable

• Manejar los siguientes protocolos

  • Protocolo de datagramas de usuario (UDP)
  • Protocolo de Internet versión 4 (IPv4)
    • Soporte de fragmentación

• Protocolo de resolución de direcciones (ARP)

  • Mango de la mesa ARP
  • Detección de conflictos de direcciones IP/MAC

• Protocolo de mensajes de control de Internet (ICMP)

  • Solicitud/Respuesta de eco (PING) (Próximamente...)

• Tenga en cuenta los buffers en la interfaz MAC y el cruce de dominios de reloj

• Opción de filtrado para el tráfico entrante.

• Uso de autobús estándar

  • Enlace de datos en AXI4-Stream
  • Enlace de control en AXI4-Lite 32 bits

Actuaciones

El diseño ha sido sintetizado e implementado con diferentes parámetros genéricos y para varios objetivos fuera de contexto. Los resultados están disponibles en la página Rendimiento.

Ejemplo de diseño

Este repositorio integra el siguiente ejemplo de diseño:

• FPGA AMD-Xilinx: en placa de evaluación KCU105

Hoja de ruta

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Contribuyendo

Si está interesado en contribuir a este proyecto, comience leyendo las Pautas de contribución.

Licencia

• Licencia Apache, Versión 2.0