udp offload engine

moteur de déchargement udp

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Le moteur de déchargement UDP est un VHDL IP utilisé pour la programmation matérielle FPGA.

Cette IP est un accélérateur de pile UDP-IP et est capable d'envoyer et de recevoir des données via une liaison Ethernet. Cette pile est hautement configurable pour être utilisée avec des débits Ethernet allant jusqu'à 40 Gb/s grâce à sa taille de bus configurable. De plus il est modulaire. Il implémente différents protocoles et outils de tests intégrés pouvant être désactivés afin d'économiser des ressources.

Cette IP est basée sur des Building Blocks suivant la stratégie de Thales en ingénierie. Ils remplissent des fonctions de base et permettent d’être indépendants de la plateforme/cible. Aucune primitive de fabricant n'est utilisée sur cette conception, toutes sont déduites.

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Tables des matières

1. Documentation
2. Points clés
3. Représentations
4. Exemple de conception
5. Feuille de route
6. Contribuer
7. Licence

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Documentation

Cette figure décrit l'architecture interne de l'IP. L'entité principale est le module uoe_core . Il a été encapsulé dans un wrapper top_uoe qui instancie en outre certaines fonctions de tests intégrées.

• Partie fonctionnelle

  • Couche liaison : Couche inférieure de l'IP, elle permet la connexion avec la couche MAC. Il gère le protocole Ethernet, dirige les paquets entrants et peut les filtrer.
  • Couche Internet : C'est la couche intermédiaire qui gère le protocole IPv4 et une partie du protocole ICMP (Ping)
  • Couche Transport : Cette couche est dédiée au protocole UDP

• Pièce de test intégrée (en option)

  • Sur les interfaces principales de la stack (MAC et UDP), deux fifos LoopBack ont ​​été implémentés
  • Côté UDP, un générateur/vérificateur a été intégré pour le débogage.

La documentation complète de la stack est disponible sur le guide d'architecture.

Points clés

• Taille de bus configurable

• Gérer les protocoles suivants

  • Protocole de datagramme utilisateur (UDP)
  • Protocole Internet version 4 (IPv4)
    • Prise en charge des fragmentations

• Protocole de résolution d'adresse (ARP)

  • Poignée de table ARP
  • Détection des conflits d'adresses IP/MAC

• Protocole de message de contrôle Internet (ICMP)

  • Demande/Réponse d'écho (PING) (à venir...)

• Prendre en compte les buffers sur l'interface MAC et le croisement de domaines d'horloge

• Option de filtrage pour le trafic entrant

• Utilisation du bus standard

  • Liaison de données dans AXI4-Stream
  • Liaison de contrôle en AXI4-Lite 32 bits

Représentations

Le design a été synthétisé et implémenté avec différents paramètres génériques et pour plusieurs cibles hors contexte. Les résultats sont disponibles sur la page Performances.

Exemple de conception

Ce dépôt intègre l'exemple de conception suivant :

• FPGA AMD-Xilinx : sur KCU105 EvalBoard

Feuille de route

À venir ...

Contribuer

Si vous souhaitez contribuer à ce projet, commencez par lire les directives de contribution.

Licence

• Licence Apache, version 2.0