low latency ethernet

Nasdaq HFT FPGA 用の低遅延 Verilog イーサネット

HFT FPGA プロジェクトを目的とした低遅延イーサネット インターフェイスの RTL 実装。

より低いレイテンシーを実現するために、このユースケースに厳密に必要でない機能はすべて削除されます。外部ユーザーは、このプロジェクトが別のユースケースで再利用できるか、または 802.3 に準拠していると想定する必要があります。

PHY

10GBASE-R と 4 レーン 40GBASE-R の両方の IP については、サブモジュールを参照してください。

マック

特徴 ：

• VLAN タグ付けをサポートしますが、二重 VLAN タグ付けはサポートしません

仮定:

• 全二重インターフェースのみ

UDP

rxデータストリーム

特徴 ：

• IPv4、フラグメンテーションはサポートされません

• オプションをサポートし、そこにあるデータを破棄します

• UDPのみをサポートし、他のすべてのパケットタイプを無視します

仮定:

• MoldUDP64 データグラムを含む UDP パケットが断片化されることはありません

TX再送要求

特徴 ：

• IPv4

• すべてのデータは UDP パケットにパッケージ化されます

• すべてのパケットは同じ宛先に送信されます

• UDP データプロバイダーにはバックプレッシャーは適用されません

仮定:

• UDP データプロバイダーはバブルを含むデータを送信する可能性があり、有効な信号が提供されます

TCP

シングルソケットTCPモジュールの RTL 実装。

特徴 ：

• IPv4

仮定:

• ITCH サーバーは単一の指定アドレスに配置されます

• 一度に有効な接続は 1 つだけです

共通の特徴と前提条件

すべてのイーサネット インターフェイスで共有される機能と前提条件。

特徴 ：

• IPは静的に定義される

• ゲートウェイMACは静的に定義されます

仮定:

• リモートサーバーアドレスは決して変更されません

• 新しいパケットを受信するよりも早く ACK を送信できます

• パケットセグメンテーションなし

ロードマップ

開発中:

• PCS 10G 16b 幅のデータ パス

• PCS 40G 256b 幅のデータ パス

• MAC 10G 16b/32b/64b 幅のデータ パス

• IPv4 16b

• IPv4 64b

• UDP16b

• UDP

• TCP 16b