low latency ethernet

Ethernet verilog de baixa latência para Nasdaq HFT FPGA

Implementação RTL de uma interface Ethernet de baixa latência para fins do projeto HFT FPGA.

Para ajudar a obter uma latência mais baixa, todos os recursos não estritamente necessários para nosso caso de uso serão eliminados. Os usuários externos devem presumir que este projeto será reutilizável para um caso de uso diferente ou que é compatível com 802.3.

FÍSICA

IP para 10GBASE-R e 4 pistas 40GBASE-R, consulte o submódulo.

MAC

Características :

• Suporta marcação de VLAN, não suporta marcação de VLAN dupla

Suposições:

• Somente interface full duplex

UDP

fluxo de dados rx

Características :

• IPv4, sem suporte para enquadramento

• Opções de suporte, descarte seus dados

• suporta apenas UDP, ignora todos os outros tipos de pacotes

Suposições:

• Pacotes UDP contendo datagramas MoldUDP64 nunca serão fragmentados

solicitação de retransmissão tx

Características :

• IPv4

• todos os dados serão empacotados em um pacote UDP

• todos os pacotes serão destinados ao mesmo destino

• Nenhuma contrapressão será aplicada no provedor de dados UDP

Suposições:

• O provedor de dados UDP potencialmente transmitirá dados com bolhas, um sinal válido será fornecido

TCP

Implementação RTL de um módulo TCP de soquete único.

Características :

• IPv4

Suposições:

• O servidor ITCH está localizado em um único endereço de designação

• Haverá apenas 1 conexão ativa por vez

Características e suposições comuns

Recursos e suposições compartilhadas entre todas as interfaces Ethernet.

Características :

• IP é definido estaticamente

• Gateway MAC é definido estaticamente

Suposições:

• O endereço do servidor remoto nunca mudará

• Posso enviar uma confirmação mais rápido do que receber novos pacotes

• Sem segmentação de pacotes

Roteiro

Em desenvolvimento:

• Caminho de dados largo PCS 10G 16b

• Caminho de dados amplo PCS 40G 256b

• Caminho de dados amplo MAC 10G 16b/32b/64b

• IPv4 16b

• IPv4 64b

• UDP16b

• UDP

• TCP 16b