udp offload engine

mecanismo de descarregamento udp

Comece

O UDP Offload Engine é um IP VHDL usado para programação de hardware FPGA.

Este IP é um acelerador de pilha UDP-IP e é capaz de enviar e receber dados através de link Ethernet. Esta pilha é altamente configurável para ser usada com taxas Ethernet de até 40 Gb/s graças ao seu tamanho de barramento configurável. Além disso, é modular. Implementa diversos protocolos e ferramentas de teste integradas que podem ser desativadas para economizar recursos.

Este IP é baseado em Building Blocks seguindo a Estratégia Thales em engenharia. Desempenham funções básicas e permitem ser independentes da plataforma/target. Nenhuma primitiva de fabricante é usada neste projeto, todas são inferidas.

---

Índices

1. Documentação
2. Pontos-chave
3. Apresentações
4. Exemplo de projeto
5. Roteiro
6. Contribuindo
7. Licença

---

Documentação

Esta figura descreve a arquitetura interna do IP. A entidade principal é o módulo uoe_core . Ele foi encapsulado em um wrapper top_uoe que adicionalmente instancia algumas funções de testes integradas.

• Parte funcional

  • Camada de link: Camada inferior do IP, permite a conexão com a camada MAC. Ele lida com o protocolo Ethernet, direciona os pacotes recebidos e pode filtrá-los.
  • Camada da Internet: É a camada intermediária que lida com o protocolo IPv4 e uma parte do protocolo ICMP (Ping)
  • Camada de transporte: Esta camada é dedicada ao protocolo UDP

• Parte de teste integrada (opcional)

  • Nas principais interfaces da pilha (MAC e UDP), foram implementados dois fifos LoopBack
  • No lado UDP, um gerador/verificador foi integrado para depuração.

A documentação completa da pilha está disponível no guia de arquitetura.

Pontos-chave

• Tamanho do barramento configurável

• Lidar com os seguintes protocolos

  • Protocolo de datagrama de usuário (UDP)
  • Protocolo de Internet versão 4 (IPv4)
    • Suporte à fragmentação

• Protocolo de resolução de endereço (ARP)

  • Alça da tabela ARP
  • Detecção de conflito de endereço IP/MAC

• Protocolo de mensagens de controle da Internet (ICMP)

  • Solicitação/resposta de eco (PING) (em breve...)

• Leve em consideração os buffers na interface MAC e o cruzamento do domínio do relógio

• Opção de filtragem para tráfego de entrada

• Uso de ônibus padrão

  • Link de dados em AXI4-Stream
  • Link de controle em AXI4-Lite 32 bits

Apresentações

O design foi sintetizado e implementado com diferentes parâmetros genéricos e para diversos alvos fora de contexto. Os resultados estão disponíveis na página Desempenho.

Exemplo de projeto

Este repositório integra o seguinte exemplo de design:

• FPGA AMD-Xilinx: no KCU105 EvalBoard

Roteiro

Em breve ...

Contribuindo

Se você estiver interessado em contribuir para este projeto, comece lendo as diretrizes de contribuição.

Licença

• Licença Apache, versão 2.0