udp offload engine

udp-offload-движок

Начать

UDP Offload Engine — это IP VHDL, используемый для аппаратного программирования FPGA.

Этот IP-адрес представляет собой ускоритель стека UDP-IP и может отправлять и получать данные через канал Ethernet. Этот стек легко настраивается для использования со скоростью Ethernet до 40 Гбит/с благодаря настраиваемому размеру шины. Более того, он модульный. Он реализует различные протоколы и интегрированные инструменты тестирования, которые можно деактивировать в целях экономии ресурсов.

Этот IP основан на строительных блоках, соответствующих стратегии Thales в области инженерии. Они выполняют базовые функции и позволяют быть независимыми от платформы/цели. В этой конструкции не используются примитивы производителя, все они подразумеваются.

---

Оглавление

1. Документация
2. Ключевые моменты
3. Спектакли
4. Пример дизайна
5. Дорожная карта
6. Содействие
7. Лицензия

---

Документация

На этом рисунке описана внутренняя архитектура IP. Основной сущностью является модуль uoe_core . Он был инкапсулирован в верхнюю обертку top_uoe , которая дополнительно создает экземпляры некоторых встроенных функций тестирования.

• Функциональная часть

  • Канальный уровень: нижний уровень IP, он обеспечивает соединение с уровнем MAC. Он обрабатывает протокол Ethernet, направляет входящие пакеты и может их фильтровать.
  • Интернет-уровень: это промежуточный уровень, который обрабатывает протокол IPv4 и часть протокола ICMP (Ping).
  • Транспортный уровень: этот уровень предназначен для протокола UDP.

• Встроенная тестовая часть (дополнительно)

  • На основных интерфейсах стека (MAC и UDP) реализовано два фифо LoopBack.
  • На стороне UDP для отладки интегрирован генератор/проверка.

Полная документация стека доступна в руководстве по архитектуре.

Ключевые моменты

• Настраиваемый размер шины

• Обработка следующих протоколов

  • Протокол пользовательских дейтаграмм (UDP)
  • Интернет-протокол версии 4 (IPv4)
    • Поддержка фрагментации

• Протокол разрешения адресов (ARP)

  • Дескриптор таблицы ARP
  • Обнаружение конфликта IP/MAC-адресов

• Протокол управляющих сообщений Интернета (ICMP)

  • Эхо-запрос/ответ (PING) (скоро...)

• Учитывайте буферы на интерфейсе MAC и пересечение тактовой области.

• Возможность фильтрации входящего трафика

• Использование стандартного автобуса

  • Канал передачи данных в AXI4-Stream
  • Канал управления в AXI4-Lite 32 бита

Спектакли

Проект был синтезирован и реализован с различными универсальными параметрами и для нескольких целей вне контекста. Результаты доступны на странице Производительность.

Пример дизайна

В этот репозиторий включен следующий пример дизайна:

• AMD-Xilinx FPGA: на KCU105 EvalBoard

Дорожная карта

Вскоре ...

Содействие

Если вы заинтересованы в участии в этом проекте, начните с прочтения Руководства по участию.

Лицензия

• Лицензия Apache, версия 2.0