verilator

Willkommen bei Verilator

Willkommen bei Verilator, dem schnellsten Verilog/SystemVerilog-Simulator. Akzeptiert Verilog oder SystemVerilog Führt Lint-Code-Qualitätsprüfungen durch Kompiliert in Multithread-C++ oder SystemC Erstellt XML als Frontend für Ihre eigenen Tools
	Schnell Übertrifft viele kommerzielle Closed-Source-Simulatoren Single- und Multithread-Ausgabemodelle
Weit verbreitet Breiter Einsatz in der Industrie und im akademischen Bereich Sofort einsatzbereite Unterstützung von Arm und RISC-V-Anbieter-IP
	Community-gesteuert und offen lizenziert Geleitet von der CHIPS Alliance und der Linux Foundation Offen und frei, sowohl in der Sprache als auch im Bier Mehr Simulation für Ihr Verifizierungsbudget
Kommerzieller Support verfügbar Kommerzielle Supportverträge Entwerfen Sie Supportverträge Erweiterungsverträge

Was Verilator macht

Verilator wird mit ähnlichen Parametern wie GCC oder VCS von Synopsys aufgerufen. Es „verifiziert“ den angegebenen Verilog- oder SystemVerilog-Code, indem es ihn liest, Flusenprüfungen durchführt und optional Assertionsprüfungen und Abdeckungsanalysepunkte einfügt. Es gibt Single- oder Multithread-.cpp- und .h-Dateien aus, den „Verilated“-Code.

Diese verilierten C++/SystemC-Dateien werden dann von einem C++-Compiler (gcc/clang/MSVC++) kompiliert, optional zusammen mit der eigenen C++/SystemC-Wrapperdatei eines Benutzers, um das verilierte Modell zu instanziieren. Durch Ausführen der resultierenden ausführbaren Datei wird die Entwurfssimulation durchgeführt. Verilator unterstützt auch die Verknüpfung der von Verilated generierten Bibliotheken, optional verschlüsselt, mit anderen Simulatoren.

Verilator ist möglicherweise nicht die beste Wahl, wenn Sie einen voll ausgestatteten Ersatz für einen Closed-Source-Verilog-Simulator erwarten, SDF-Annotation oder Mixed-Signal-Simulation benötigen oder ein schnelles Unterrichtsprojekt durchführen (wir empfehlen Icarus Verilog für Unterrichtsaufgaben). Wenn Sie jedoch nach einer Möglichkeit suchen, SystemVerilog auf C++/SystemC zu migrieren, oder eine Hochgeschwindigkeitssimulation von Designs wünschen, ist Verilator das richtige Tool für Sie.

Leistung

Verilator übersetzt Verilog HDL nicht direkt in C++ oder SystemC. Vielmehr kompiliert Verilator Ihren Code in ein viel schneller optimiertes und optional Thread-partitioniertes Modell, das wiederum in ein C++/SystemC-Modul eingebettet ist. Das Ergebnis ist ein kompiliertes Verilog-Modell, das selbst auf einem einzelnen Thread über 10-mal schneller als das eigenständige SystemC ausgeführt wird und auf einem einzelnen Thread etwa 100-mal schneller ist als interpretierte Verilog-Simulatoren wie Icarus Verilog. Eine weitere 2- bis 10-fache Beschleunigung könnte durch Multithreading erzielt werden (was insgesamt 200- bis 1000-faches gegenüber interpretierten Simulatoren ergibt).

Verilator bietet in der Regel eine ähnliche oder bessere Leistung als Closed-Source-Verilog-Simulatoren (z. B. Aldec Riviera-Pro, Cadence Incisive/NC-Verilog, Mentor ModelSim/Questa, Synopsys VCS, VTOC und Pragmatic CVer/CVC). Da Verilator jedoch Open Source ist, können Sie für Rechenleistung statt für Lizenzen ausgeben. Somit bietet Ihnen Verilator die besten Simulationszyklen/Dollar.

Installation und Dokumentation

Weitere Informationen:

• Verilator-Installation und Paketverzeichnisstruktur
• Verilator-Handbuch (HTML) oder Verilator-Handbuch (PDF)
• Abonnieren Sie Verilator-Ankündigungen
• Verilator-Forum
• Probleme mit dem Verilator

Unterstützung

Verilator ist ein Community-Projekt, das von der CHIPS Alliance im Rahmen der Linux Foundation geleitet wird.

Wir schätzen und begrüßen Ihre Beiträge in welcher Form auch immer; Weitere Informationen finden Sie unter Mitwirken bei Verilator. Vielen Dank an unsere Mitwirkenden und Sponsoren.

Verilator unterstützt und fördert auch kommerzielle Supportmodelle und -organisationen; Weitere Informationen finden Sie im kommerziellen Support von Verilator.

Verwandte Projekte

• GTKwave – Wellenform-Viewer für Verilator-Spuren.
• Icarus Verilog – Icarus ist ein umfassend interpretierter Verilog-Simulator. Wenn Verilator Ihre Anforderungen nicht unterstützt, kann Icarus dies möglicherweise tun.

Offene Lizenz

Verilator unterliegt dem Copyright 2003-2024 von Wilson Snyder. (Melden Sie Fehler an Verilator Issues.)

Verilator ist freie Software; Sie können es unter den Bedingungen der GNU Lesser General Public License Version 3 oder der Perl Artistic License Version 2.0 weiterverbreiten und/oder ändern. Weitere Einzelheiten finden Sie in der Dokumentation.