low latency ethernet

Ethernet verilog latensi rendah untuk Nasdaq HFT FPGA

Implementasi RTL dari antarmuka ethernet latensi rendah untuk keperluan proyek HFT FPGA.

Untuk membantu mencapai latensi yang lebih rendah, semua fitur yang tidak terlalu diperlukan untuk kasus penggunaan kita akan dihilangkan. Pengguna eksternal harus berasumsi bahwa proyek ini dapat digunakan kembali untuk kasus penggunaan yang berbeda atau sesuai dengan 802.3.

PHY

IP untuk 10GBASE-R dan 4 jalur 40GBASE-R, lihat submodul.

MAC

Fitur :

• Mendukung penandaan VLAN, tidak mendukung penandaan VLAN ganda

Asumsi :

• Antarmuka dupleks penuh saja

UDP

aliran data rx

Fitur :

• IPv4, tidak ada dukungan untuk framgmentasi

• Opsi dukungan, buang data di sana

• hanya mendukung UDP, mengabaikan semua jenis paket lainnya

Asumsi :

• Paket UDP yang berisi datagram MoldUDP64 tidak akan pernah difragmentasi

tx permintaan transmisi ulang

Fitur :

• IPv4

• semua data akan dikemas ke dalam paket UDP

• semua paket akan ditujukan ke tujuan yang sama

• Tidak ada tekanan balik yang akan diterapkan pada penyedia data UDP

Asumsi :

• Penyedia data UDP berpotensi mengirimkan data dengan gelembung, sinyal valid akan diberikan

TCP

Implementasi RTL dari modul TCP soket tunggal.

Fitur :

• IPv4

Asumsi :

• Server ITCH terletak di satu alamat penunjukan

• Hanya akan ada 1 koneksi yang aktif dalam satu waktu

Fitur dan asumsi umum

Fitur dan asumsi dibagikan di antara semua antarmuka ethernet.

Fitur :

• IP ditentukan secara statis

• Gateway MAC didefinisikan secara statis

Asumsi :

• Alamat server jarak jauh tidak akan pernah berubah

• Saya dapat mengirim pesan lebih cepat daripada menerima paket baru

• Tidak ada segmentasi paket

Peta jalan

Sedang dikembangkan:

• Jalur data lebar PCS 10G 16b

• Jalur data lebar PCS 40G 256b

• Jalur data lebar MAC 10G 16b/32b/64b

• IPv4 16b

• IPv4 64b

• UDP 16b

• UDP

• TCP 16b