udp offload engine

mesin udp-offload

Mulailah

Mesin UDP Offload adalah IP VHDL yang digunakan untuk pemrograman perangkat keras FPGA.

IP ini adalah akselerator tumpukan UDP-IP dan mampu mengirim dan menerima data melalui tautan Ethernet. Tumpukan ini sangat dapat dikonfigurasi untuk digunakan dengan kecepatan Ethernet hingga 40 Gb/s berkat ukuran busnya yang dapat dikonfigurasi. Selain itu bersifat modular. Ini menerapkan protokol berbeda dan alat pengujian terintegrasi yang dapat dinonaktifkan untuk menghemat sumber daya.

IP ini didasarkan pada Building Block yang mengikuti Strategi Thales di bidang teknik. Mereka menjalankan fungsi dasar dan memungkinkan untuk mandiri dari platform/target. Tidak ada pabrikan primitif yang digunakan pada desain ini, semuanya disimpulkan.

---

Daftar isi

1. Dokumentasi
2. Poin-poin penting
3. Pertunjukan
4. Contoh desain
5. Peta jalan
6. Berkontribusi
7. Lisensi

---

Dokumentasi

Gambar ini menggambarkan arsitektur internal IP. Entitas utama adalah modul uoe_core . Itu dienkapsulasi dalam pembungkus atas top_uoe yang juga membuat instance beberapa fungsi pengujian terintegrasi.

• Bagian fungsional

  • Lapisan tautan : Lapisan bawah IP, memungkinkan koneksi dengan lapisan MAC. Ini menangani protokol Ethernet, mengarahkan paket masuk dan dapat memfilternya.
  • Lapisan Internet : Ini adalah lapisan perantara yang menangani Protokol IPv4 dan bagian dari Protokol ICMP (Ping)
  • Lapisan Transport : Lapisan ini didedikasikan untuk protokol UDP

• Bagian Uji Bawaan (Opsional)

  • Pada antarmuka utama tumpukan (MAC dan UDP), dua fifo LoopBack telah diimplementasikan
  • Di Sisi UDP, generator/pemeriksa telah terintegrasi untuk debugging.

Dokumentasi lengkap tumpukan tersedia di panduan arsitektur.

Poin-poin penting

• Ukuran bus yang dapat dikonfigurasi

• Tangani protokol berikut

  • Protokol Datagram Pengguna (UDP)
  • Protokol Internet versi 4 (IPv4)
    • Dukungan fragmentasi

• Protokol Resolusi Alamat (ARP)

  • Pegangan Tabel ARP
  • Deteksi konflik alamat IP/MAC

• Protokol Pesan Kontrol Internet (ICMP)

  • Permintaan/Balasan Gema (PING) (Segera hadir...)

• Memperhitungkan buffer akun pada antarmuka MAC dan penyeberangan domain jam

• Opsi pemfilteran untuk lalu lintas masuk

• Penggunaan bus standar

  • Tautan data di AXI4-Stream
  • Tautan kontrol di AXI4-Lite 32 bit

Pertunjukan

Desain telah disintesis dan diimplementasikan dengan parameter generik yang berbeda dan untuk beberapa target di luar konteks. Hasilnya tersedia di halaman Performa.

Contoh desain

Repo ini mengintegrasikan contoh desain berikut:

• AMD-Xilinx FPGA: pada EvalBoard KCU105

Peta jalan

Segera hadir ...

Berkontribusi

Jika Anda tertarik untuk berkontribusi pada proyek ini, mulailah dengan membaca pedoman Berkontribusi.

Lisensi

• Lisensi Apache, Versi 2.0