udp offload engine

udp-オフロードエンジン

始めましょう

UDP オフロード エンジンは、FPGA ハードウェア プログラミングに使用される IP VHDL です。

この IP は UDP-IP スタック アクセラレータであり、イーサネット リンクを通じてデータを送受信できます。このスタックは、構成可能なバス サイズにより、最大 40 Gb/s のイーサネット レートで使用できるように高度に構成可能です。しかもモジュール式です。リソースを節約するために無効化できるさまざまなプロトコルと統合テスト ツールが実装されています。

この IP は、エンジニアリングにおけるタレス戦略に従ったビルディング ブロックに基づいています。これらは基本的な機能を実行し、プラットフォーム/ターゲットから独立できるようにします。このデザインではメーカーのプリミティブは使用されておらず、すべて推測されます。

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目次

1. ドキュメント
2. 重要なポイント
3. 公演
4. 設計例
5. ロードマップ
6. 貢献する
7. ライセンス

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ドキュメント

この図は、IP の内部アーキテクチャを示しています。主要なエンティティはモジュールuoe_coreです。これは、いくつかの統合テスト関数をさらにインスタンス化するトップ ラッパーtop_uoeにカプセル化されています。

• 機能部

  • リンク層 : IP の下位層であり、MAC 層との接続を可能にします。イーサネット プロトコルを処理し、受信パケットを転送し、パケットをフィルタリングできます。
  • インターネット層 : IPv4プロトコルとICMPプロトコルの一部(Ping)を扱う中間層です。
  • トランスポート層 : この層は UDP プロトコル専用です

• 内蔵テスト部品（オプション）

  • スタックのメイン インターフェイス (MAC および UDP) には、2 つのループバック FIFO が実装されています。
  • UDP 側では、デバッグ用にジェネレーター/チェッカーが統合されています。

スタックの完全なドキュメントは、アーキテクチャ ガイドで入手​​できます。

重要なポイント

• 設定可能なバスサイズ

• 以下のプロトコルを処理します

  • ユーザー データグラム プロトコル (UDP)
  • インターネットプロトコルバージョン4（IPv4）
    • 断片化のサポート

• アドレス解決プロトコル (ARP)

  • ARPテーブルのハンドル
  • IP/MACアドレスの競合検出

• インターネット制御メッセージ プロトコル (ICMP)

  • エコー要求/応答 (PING) (近日公開予定)

• MAC インターフェイス上のバッファとクロック ドメインの交差を考慮する

• 受信トラフィックのフィルタリング オプション

• 一般バスの利用

  • AXI4-Stream のデータ リンク
  • AXI4-Lite 32 ビットの制御リンク

公演

デザインは、さまざまなジェネリックス パラメーターを使用して、コンテキスト外の複数のターゲットに対して合成および実装されています。結果は「パフォーマンス」ページで確認できます。

設計例

このリポジトリには、次の設計例が統合されています。

• AMD-Xilinx FPGA: KCU105 EvalBoard 上

ロードマップ

近日公開 ...

貢献する

このプロジェクトに貢献することに興味がある場合は、まず貢献ガイドラインを読んでください。

ライセンス

• Apache ライセンス、バージョン 2.0