low latency ethernet

Nasdaq HFT FPGA용 저지연 Verilog 이더넷

HFT FPGA 프로젝트를 위해 대기 시간이 짧은 이더넷 인터페이스의 RTL 구현입니다.

지연 시간을 단축하기 위해 사용 사례에 꼭 필요하지 않은 모든 기능은 제거됩니다. 외부 사용자는 이 프로젝트가 다른 사용 사례에 재사용 가능하거나 802.3을 준수한다고 가정해야 합니다.

PHY

10GBASE-R 및 4레인 40GBASE-R용 IP는 하위 모듈을 참조하세요.

스코틀랜드 사람

특징 :

• VLAN 태깅을 지원하고 이중 VLAN 태깅을 지원하지 않습니다.

가정:

• 전이중 인터페이스만

UDP

RX 데이터 스트림

특징 :

• IPv4, 조각화 지원 안 함

• 지원 옵션, 해당 데이터 삭제

• UDP만 지원하고 다른 모든 패킷 유형은 무시합니다.

가정:

• MoldUDP64 데이터그램이 포함된 UDP 패킷은 조각화되지 않습니다.

tx 재전송 요청

특징 :

• IPv4

• 모든 데이터는 UDP 패킷으로 패키징됩니다.

• 모든 패킷은 동일한 목적지로 향하게 됩니다.

• UDP 데이터 공급자에는 배압이 적용되지 않습니다.

가정:

• UDP 데이터 공급자는 잠재적으로 버블과 함께 데이터를 전송할 것이며 유효한 신호가 제공될 것입니다.

TCP

단일 소켓 TCP 모듈의 RTL 구현입니다.

특징 :

• IPv4

가정:

• ITCH 서버는 단일 지정 주소에 위치합니다.

• 한 번에 하나의 연결만 활성화됩니다.

일반적인 특징 및 가정

모든 이더넷 인터페이스에서 공유되는 기능 및 가정.

특징 :

• IP는 정적으로 정의됩니다.

• 게이트웨이 MAC은 정적으로 정의됩니다.

가정:

• 원격 서버 주소는 절대 변경되지 않습니다.

• 새 패킷을 받는 것보다 더 빠르게 ack를 보낼 수 있습니다.

• 패킷 분할 없음

로드맵

개발중 :

• PCS 10G 16b 넓은 데이터 경로

• PCS 40G 256b 넓은 데이터 경로

• MAC 10G 16b/32b/64b 넓은 데이터 경로

• IPv4 16b

• IPv4 64b

• UDP 16b

• UDP

• TCP 16b