udp offload engine

UDP-오프로드-엔진

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UDP 오프로드 엔진은 FPGA 하드웨어 프로그래밍에 사용되는 IP VHDL입니다.

이 IP는 UDP-IP 스택 가속기로서 이더넷 링크를 통해 데이터를 주고받을 수 있습니다. 이 스택은 구성 가능한 버스 크기 덕분에 최대 40Gb/s의 이더넷 속도와 함께 사용할 수 있도록 고도로 구성 가능합니다. 게다가 모듈식입니다. 리소스를 절약하기 위해 비활성화할 수 있는 다양한 프로토콜과 통합 테스트 도구를 구현합니다.

이 IP는 엔지니어링 분야의 Thales 전략을 따르는 빌딩 블록을 기반으로 합니다. 기본 기능을 수행하고 플랫폼/타겟으로부터 독립될 수 있습니다. 이 설계에는 제조업체 기본 요소가 사용되지 않으며 모두 추론됩니다.

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목차

1. 선적 서류 비치
2. 요점
3. 공연
4. 설계예
5. 로드맵
6. 기여
7. 특허

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선적 서류 비치

이 그림은 IP의 내부 아키텍처를 설명합니다. 주요 엔터티는 uoe_core 모듈입니다. 일부 통합 테스트 기능을 추가로 인스턴스화하는 상위 래퍼 top_uoe 에 캡슐화되었습니다.

• 기능적인 부분

  • 링크 계층 : IP의 하위 계층으로 MAC 계층과의 연결을 허용합니다. 이더넷 프로토콜을 처리하고 들어오는 패킷을 지시하며 필터링할 수 있습니다.
  • 인터넷 계층 : IPv4 프로토콜과 ICMP 프로토콜(Ping)의 일부를 처리하는 중간 계층입니다.
  • 전송 계층: 이 계층은 UDP 프로토콜 전용입니다.

• 내장 테스트 부품(옵션)

  • 스택의 기본 인터페이스(MAC 및 UDP)에는 두 개의 LoopBack fifo가 구현되었습니다.
  • UDP 측에서는 디버깅을 위해 생성기/검사기가 통합되었습니다.

스택의 전체 문서는 아키텍처 가이드에서 확인할 수 있습니다.

요점

• 구성 가능한 버스 크기

• 다음 프로토콜을 처리합니다.

  • 사용자 데이터그램 프로토콜(UDP)
  • 인터넷 프로토콜 버전 4(IPv4)
    • 조각화 지원

• ARP(주소 확인 프로토콜)

  • ARP 테이블 핸들
  • IP/MAC 주소 충돌 감지

• ICMP(인터넷 제어 메시지 프로토콜)

  • 에코 요청/응답(PING)(곧 제공 예정...)

• MAC 인터페이스 및 클록 도메인 교차의 버퍼를 고려합니다.

• 들어오는 트래픽에 대한 필터링 옵션

• 일반버스 이용

  • AXI4-Stream의 데이터 링크
  • AXI4-Lite 32비트의 제어 링크

공연

디자인은 다양한 일반 매개변수를 사용하여 상황에 맞지 않는 여러 대상에 대해 합성 및 구현되었습니다. 결과는 성능 페이지에서 확인할 수 있습니다.

설계예

이 저장소는 다음 디자인 예제를 통합합니다.

• AMD-Xilinx FPGA: KCU105 EvalBoard

로드맵

곧 출시됩니다 ...

기여

이 프로젝트에 기여하고 싶다면 기여 가이드라인을 읽어보세요.

특허

• Apache 라이센스, 버전 2.0