low latency ethernet

อีเธอร์เน็ต verilog เวลาแฝงต่ำสำหรับ Nasdaq HFT FPGA

การใช้ RTL ของอินเทอร์เฟซอีเธอร์เน็ตเวลาแฝงต่ำเพื่อวัตถุประสงค์ของโครงการ HFT FPGA

เพื่อช่วยลดเวลาในการตอบสนอง คุณลักษณะทั้งหมดที่ไม่จำเป็นอย่างยิ่งสำหรับกรณีการใช้งานของเราจะถูกถอดออก ผู้ใช้ภายนอกควรถือว่าโปรเจ็กต์นี้จะสามารถนำมาใช้ซ้ำได้สำหรับกรณีการใช้งานอื่น หรือเป็นไปตาม 802.3

พี.วาย

IP สำหรับทั้ง 10GBASE-R และ 4 เลน 40GBASE-R ดูโมดูลย่อย

แม็ค

คุณสมบัติ :

• รองรับการแท็ก VLAN ไม่รองรับการแท็ก VLAN สองครั้ง

สมมติฐาน :

• อินเทอร์เฟซฟูลดูเพล็กซ์เท่านั้น

ยูดีพี

สตรีมข้อมูล RX

คุณสมบัติ :

• IPv4 ไม่รองรับการแบ่งเฟรม

• ตัวเลือกการสนับสนุน ละทิ้งข้อมูลที่นั่น

• รองรับเฉพาะ UDP เท่านั้น โดยไม่สนใจแพ็คเก็ตประเภทอื่นทั้งหมด

สมมติฐาน :

• แพ็กเก็ต UDP ที่มีดาตาแกรม MoldUDP64 จะไม่ถูกแฟรกเมนต์

คำขอส่งซ้ำ tx

คุณสมบัติ :

• IPv4

• ข้อมูลทั้งหมดจะถูกบรรจุลงในแพ็กเก็ต UDP

• แพ็กเก็ตทั้งหมดจะถูกส่งไปยังปลายทางเดียวกัน

• ไม่มีการใช้แรงดันย้อนกลับกับผู้ให้บริการข้อมูล UDP

สมมติฐาน :

• ผู้ให้บริการข้อมูล UDP อาจส่งข้อมูลแบบฟองอากาศ โดยจะมีการส่งสัญญาณที่ถูกต้อง

TCP

การใช้ RTL ของโมดูล TCP ซ็อกเก็ตเดียว

คุณสมบัติ :

• IPv4

สมมติฐาน :

• เซิร์ฟเวอร์ ITCH ตั้งอยู่ที่ที่อยู่การกำหนดเดียว

• จะมีการเชื่อมต่อเพียง 1 ครั้งเท่านั้นในแต่ละครั้ง

คุณสมบัติและสมมติฐานทั่วไป

คุณสมบัติและสมมติฐานที่ใช้ร่วมกันระหว่างอินเทอร์เฟซอีเธอร์เน็ตทั้งหมด

คุณสมบัติ :

• IP ถูกกำหนดไว้แบบคงที่

• Gateway MAC ถูกกำหนดไว้แบบคงที่

สมมติฐาน :

• ที่อยู่เซิร์ฟเวอร์ระยะไกลจะไม่เปลี่ยนแปลง

• ฉันสามารถส่ง ack ได้เร็วกว่าที่ฉันจะได้รับแพ็กเก็ตใหม่

• ไม่มีการแบ่งส่วนแพ็กเก็ต

แผนการทำงาน

อยู่ระหว่างการพัฒนา :

• เส้นทางข้อมูลแบบกว้าง PCS 10G 16b

• เส้นทางข้อมูลแบบกว้าง PCS 40G 256b

• เส้นทางข้อมูลกว้าง MAC 10G 16b/32b/64b

• IPv4 16b

• IPv4 64b

• ยูดีพี 16บี

• ยูดีพี

• TCP16b