low latency ethernet

适用于 Nasdaq HFT FPGA 的低延迟 verilog 以太网

用于 HFT FPGA 项目的低延迟以太网接口的 RTL 实现。

为了帮助实现更低的延迟，我们的用例并非严格必需的所有功能都将被删除。外部用户应假设该项目将可重复用于不同的用例，或者它符合 802.3。

物理层

10GBASE-R 和 4 通道 40GBASE-R 的 IP，请参阅子模块。

苹果

特征 ：

• 支持VLAN标记，不支持双VLAN标记

假设：

• 仅全双工接口

UDP协议

接收数据流

特征 ：

• IPv4，不支持分片

• 支持选项，丢弃那里的数据

• 仅支持UDP，忽略所有其他数据包类型

假设：

• 包含 MoldUDP64 数据报的 UDP 数据包永远不会被分片

tx重传请求

特征 ：

• IPv4

• 所有数据都会被打包成一个UDP数据包

• 所有数据包将发往同一目的地

• UDP数据提供者不会受到反压

假设：

• UDP数据提供者可能会传输带有气泡的数据，将提供有效信号

传输控制协议

单套接字TCP模块的 RTL 实现。

特征 ：

• IPv4

假设：

• ITCH服务器位于单一指定地址

• 一次只有 1 个连接处于活动状态

共同特征和假设

所有以太网接口共享的功能和假设。

特征 ：

• IP是静态定义的

• 网关MAC是静态定义的

假设：

• 远程服务器地址永远不会改变

• 我发送确认的速度比接收新数据包的速度快

• 无数据包分段

路线图

正在开发中：

• PCS 10G 16b 宽数据路径

• PCS 40G 256b 宽数据路径

• MAC 10G 16b/32b/64b 宽数据路径

• IPv4 16b

• IPv4 64b

• UDP 16b

• UDP协议

• TCP 16b