udp offload engine

udp 卸载引擎

开始使用

UDP 卸载引擎是用于 FPGA 硬件编程的 IP VHDL。

该IP是UDP-IP堆栈加速器，能够通过以太网链路发送和接收数据。由于其可配置的总线大小，该堆栈具有高度可配置性，可与高达 40Gb/s 的以太网速率一起使用。而且它是模块化的。它实现了不同的协议和集成测试工具，可以将其停用以节省资源。

该 IP 基于遵循泰雷兹工程战略的构建模块。它们执行基本功能并允许独立于平台/目标。此设计中没有使用制造商原语，所有原语都是推断的。

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目录

1. 文档
2. 要点
3. 演出
4. 设计实例
5. 路线图
6. 贡献
7. 执照

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文档

该图描述了IP的内部架构。主要实体是模块uoe_core 。它被封装在顶部包装器top_uoe中，该包装器还实例化了一些集成测试功能。

• 功能部分

  • 链路层：IP的下层，它允许与MAC层的连接。它处理以太网协议、引导传入数据包并可以过滤它们。
  • 互联网层：它是处理 IPv4 协议的中间层，也是 ICMP 协议 (Ping) 的一部分
  • 传输层：该层专用于UDP协议

• 内置测试部分（可选）

  • 在堆栈的主要接口（MAC 和 UDP）上，实现了两个 LoopBack fifo
  • 在 UDP 端，集成了一个生成器/检查器用于调试。

架构指南上提供了堆栈的完整文档。

要点

• 可配置的总线大小

• 处理以下协议

  • 用户数据报协议 (UDP)
  • 互联网协议版本 4 (IPv4)
    • 碎片支持

• 地址解析协议 (ARP)

  • ARP表句柄
  • IP/MAC地址冲突检测

• 互联网控制消息协议 (ICMP)

  • 回显请求/回复 (PING)（即将推出...）

• 考虑 MAC 接口上的缓冲区和时钟域交叉

• 传入流量的过滤选项

• 使用标准总线

  • AXI4-Stream 中的数据链路
  • AXI4-Lite 32 位中的控制链路

演出

该设计已使用不同的通用参数和上下文之外的多个目标进行综合和实现。结果可在“性能”页面上找到。

设计实例

该存储库集成了以下设计示例：

• AMD-Xilinx FPGA：在 KCU105 EvalBoard 上

路线图

即将推出 ...

贡献

如果您有兴趣为此项目做出贡献，请首先阅读贡献指南。

执照

• Apache 许可证，版本 2.0