udp offload engine

udp 卸載引擎

開始使用

UDP 卸載引擎是用於 FPGA 硬體編程的 IP VHDL。

此IP是UDP-IP堆疊加速器，能夠透過乙太網路連結發送和接收資料。由於其可配置的匯流排大小，此堆疊具有高度可配置性，可與高達 40Gb/s 的乙太網路速率一起使用。而且它是模組化的。它實現了不同的協定和整合測試工具，可以將其停用以節省資源。

此 IP 是基於遵循泰雷茲工程策略的建置模組。它們執行基本功能並允許獨立於平台/目標。此設計中沒有使用製造商原語，所有原語都是推斷的。

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目錄

1. 文件
2. 重點
3. 演出
4. 設計實例
5. 路線圖
6. 貢獻
7. 執照

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文件

此圖描述了IP的內部架構。主要實體是模組uoe_core 。它被封裝在頂部包裝器top_uoe中，該包裝器還實例化了一些整合測試功能。

• 功能部分

  • 鏈結層：IP的下層，它允許與MAC層的連接。它處理乙太網路協定、引導傳入資料包並可以過濾它們。
  • 網際網路層：它是處理 IPv4 協定的中間層，也是 ICMP 協定 (Ping) 的一部分
  • 傳輸層：此層專用於UDP協定

• 內建測試部分（可選）

  • 在堆疊的主要介面（MAC 和 UDP）上，實作了兩個 LoopBack fifo
  • 在 UDP 端，整合了一個生成器/檢查器用於調試。

架構指南上提供了堆疊的完整文件。

重點

• 可配置的總線大小

• 處理以下協議

  • 用戶資料報協定 (UDP)
  • 網際網路通訊協定版本 4 (IPv4)
    • 碎片支援

• 位址解析協定 (ARP)

  • ARP表句柄
  • IP/MAC位址衝突偵測

• 網際網路控制訊息協定 (ICMP)

  • 回顯請求/回覆 (PING)（即將推出...）

• 考慮 MAC 介面上的緩衝區和時脈域交叉

• 傳入流量的過濾選項

• 使用標準總線

  • AXI4-Stream 中的資料鏈路
  • AXI4-Lite 32 位元中的控制連結

演出

該設計已使用不同的通用參數和上下文之外的多個目標進行綜合和實現。結果可在「效能」頁面上找到。

設計實例

該存儲庫整合了以下設計範例：

• AMD-Xilinx FPGA：在 KCU105 EvalBoard 上

路線圖

即將推出 ...

貢獻

如果您有興趣為此專案做出貢獻，請先閱讀貢獻指南。

執照

• Apache 許可證，版本 2.0