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1.0.0

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卡拉維爾安全帶

筆記：

該專案的文檔正在更新，以反映新的重新設計版本的 Caravel 的變更。

概述

Caravel 是 Efabless Open MPW 和基於 SkyWater Technologies 的 Sky130 節點的chipIgnite 穿梭機的模板 SoC。目前的 SoC 架構如下所示。

文件/source/_static/caravel_block_diagram.jpg

資料表和詳細文件位於此處

卡拉維爾建築

Caravel 由線束框架和兩個用於管理區域和使用者專案區域的插入式模組的包裝器組成。

線束定義

此線束本身包含時脈模組、DLL、使用者 ID、內務 SPI、POR 和 GPIO 控制。

GPIO 處理從管理 SoC 移出並移至 SPI。 SPI 獲得叉骨介面；管理 SoC 透過 Wishbone 與 SPI 進行通信，而不是透過接管 4 引腳 SPI 介面。

像 ID 這樣的新模組在每個 GPIO 上電時都有模式。可以用文字檔進行設定。 SPI 接腳固定用於啟動時的操作。

上電時，SPI 自動配置 GPIO。可以透過 SPI 和 Wishbone 總線進行手動載入。

線束內但管理 SoC 外部的所有功能都合併到一個稱為「內務管理」的大模組中。這包括用於所有所包含功能的許多暫存器，其中一個「前門」SPI 介面透過 GPIO 引腳 1 至 4 連接到 padframe，以及一個連接到管理 SoC 的「後門」叉骨介面。管理Soc為內務管理模組保留0x26000000處的記憶體區塊。內務管理模組透過使用位元組寬 SPI 暫存器資料的介面與管理 SoC 交換資料。小型狀態機讀取四個連續的叉骨位址，位址解碼器確定相應的 SPI 暫存器。狀態機使 SoC 停止，直到所有四個位元組都已處理完畢，然後返回確認訊號。

管理區

管理區域是一個作為單獨儲存庫實現的嵌入式模組。它通常包括一個基於 RISC-V 的 SoC，其中包括許多外設，如定時器、uart 和 gpio。管理區域運行的韌體可用於：

配置使用者項目 I/O 板
觀察並控制使用者項目訊號（透過片上邏輯分析儀探頭）
控制用戶項目電源

管理區域為管理SoC 實作SRAM。

可以在此處找到管理核心的預設實例化。有關更多詳細信息，請參閱管理核心的文檔。

用戶項目區

這是使用者空間。它具有有限的矽面積2.92mm x 3.52mm以及固定數量的I/O焊盤38和電源焊盤4 。

使用者空間可以存取管理 SoC 提供的以下實用程式：

38 IO口
128邏輯分析儀探頭
Wishbone 連接埠連接到管理 SoC Wishbone 匯流排。

使用者專案快速啟動

您的區域是完整的使用者空間，因此請隨意在此處新增您的專案或建立不同的巨集並單獨對其進行強化，然後將其插入到數位專案的user_project_wrapper中或將其插入類比專案的user_project_analog_wrapper中。

數位用戶項目

如果您正在為使用者空間建立數位項目，請查看 caravel_user_project 上的範例項目。

如果您將使用 OpenLANE 來強化您的設計，請仔細閱讀本自述文件中的說明。

數位用戶項目應遵守以下要求：

頂層模組名為user_project_wrapper
user_project_wrapper遵循數字包裝引腳順序中定義的引腳順序。
user_project_wrapper遵循 Digital Wrapper 固定配置中的固定設計配置。
使用者專案儲存庫遵循所需的目錄結構。

模擬用戶項目

如果您正在為使用者空間建立模擬項目，請檢查 caravel_user_project_analog 上的範例項目。

模擬使用者專案應遵循以下要求：

頂部模組名為user_analog_project_wrapper
user_analog_project_wrapper使用空的類比包裝器。
user_analog_project_wrapper遵循與空模擬包裝器相同的引腳順序和佈局。

重要的

請確保在將任何內容提交到儲存庫之前運行make compress 。避免有 2 個版本的gds/user_project_wrapper.gds一個是壓縮的，另一個是未壓縮的。

有關工具和版本控制的信息，請參閱 tool-versioning.rst。

所需的目錄結構

gds/ ：包括專案使用或產生的所有 gds 檔案。
def ：包括專案使用或產生的所有 def 檔案。
lef/ ：包括專案使用或產生的所有 lef 檔案。
mag/ ：包括項目使用或產生的所有 mag 文件。
maglef ：包括專案使用或產生的所有 maglef 檔案。
spi/lvs/ ：包含所有專案使用或產生的 SPICE 檔案。
verilog/dv ：包括所有模擬測試平台以及如何運行它們。
verilog/gl/ ：包含所有綜合/詳細的網表。
verilog/rtl ：包括所有 Verilog RTL 和原始檔。
openlane/<macro>/ ：包含用於在專案上執行 openlane 的所有設定檔。
info.yaml ：包含本範例中所需的所有資訊。請確保您指向精心設計的 caravel 網表以及 user_project_wrapper 的綜合閘級網表