pyfpga

PYFPGA

PYFPGA هو فئة Python لتطوير FPGA المستقلة . يسمح باستخدام ملف مشروع واحد وتنفيذ التوليف والتنفيذ وتوليد BitStream و/أو النقل إلى اللوحات المدعومة بشكل برمجي .

• سير العمل هو خط القيادة المركزي.
• إنه ودود مع أنظمة التحكم في الإصدار والتكامل المستمر (CI).
• يسمح باستنساخ وتكرار.
• يستهلك موارد النظام أقل من سير العمل القائم على واجهة المستخدم الرسومية.

قم بإنشاء أداة FPGA المخصصة باستخدام سير عمل مصمم حسب احتياجاتك!

تحذير: (2022-05-15) PYFPGA بصدد إعادة كتابته/تبسيط بقوة. معظم التغييرات داخلية ، لكن API (فئة Project ) ستتغير.

الاستخدام

مثال أدنى على كيفية استخدام PYFPGA:

 from fpga import Project

# Specify the backend tool and an optional project name
prj = Project ( 'vivado' , 'example' )

# Set the device/part
prj . set_part ( 'xc7z010-1-clg400' )

# Add HDL sources to the project
prj . add_files ( 'location1/*.v' )
prj . add_files ( 'location2/top.v' )

# Optionally add constraint files to the project
prj . add_files ( 'location3/example.xdc' )

# Set the top-level unit name
prj . set_top ( 'Top' )

# Generate the bitstream running the tool
prj . generate ()

الآن ، يمكنك قراءة المستندات أو العثور على المزيد من الأمثلة في أمثلة فرعية.

توفر واجهة برمجة التطبيقات التي تنفذها Project class :

• مُنشئ حيث يجب تحديد الأداة ويمكن الإشارة إلى اسم المشروع الاختياري
• طرق تعيين جزء الجهاز المستهدف ، لإضافة ملفات HDL و HDL و TCL متعددة إلى المشروع (في حالة VHDL يمكن تحديد اسم الحزمة الاختيارية) ولتحديد المستوى الأعلى
• طرق لتحديد دليل إخراج مختلف أو الحصول على بعض تكوينات المشروع
• طرق إنشاء BitStream ونقلها إلى جهاز (تشغيل أداة EDA المحددة)
• القدرة على تحديد استراتيجية التحسين (المنطقة أو القوة أو السرعة) عند إنشاء BitStream
• طريقة لإضافة Verilog متضمنة أدلة الملفات
• طريقة لتحديد قيم الأدوية/المعلمات
• طرق لإضافة أوامر TCL في ما يصل إلى ستة أجزاء مختلفة من التدفق (حل بديل للميزات التي لم يتم تنفيذها بعد)
• إمكانيات التسجيل الاختيارية التي تتضمن عرض وقت تنفيذ الأداة

يدعم

PYFPGA هي حزمة Python 3 ، تم تطويرها على Debian GNU/Linux. يجب أن يعمل على أي نظام تشغيل متوافق مع POSIX آخر وربما أيضًا على نظام تشغيل مختلف. إذا حققت إما نجاح الفشل على الأنظمة غير البسيطة ، فيرجى إخبارنا من خلال متتبع القضية.

• يمكن إجراء تدفق التطوير بالكامل (من قراءة HDL ومصادر القيد إلى إنتاج BitStream) باستخدام ISE (Xilinx) ، Vivado (Xilinx) ، Quarts Prime (intel/altera) ، Libero-Soc (microsemi) و/أو مع المفتوح- أدوات المصدر.
• يسمح GDHL ( --synth ) بتحويل مصادر VHDL إلى Netlist VHDL 1993.
• يسمح Yosys بتوليف Verilog و VHDL (باستخدام ghdl-yosys-plugin ) ويدعم تنسيقات الإخراج المتعددة: JSON ، Verilog ، EDIF ، إلخ.
  • يمكن استخدام NextPNR لتنفيذ json netlists.
  • أيضا ، يتم دعم ISE و Vivado لتنفيذ verilog netlists.
• نقل BitStreams وأجهزة البرمجة:
  • يمكن استخدام ISE (تأثير) لبرمجة FPGAs و/أو الذكريات (BPI و SPI) من خلال JTAG.
  • يمكن استخدام Vivado و Quartus و IceProg (ICESTORM ، لأجهزة ICE40) لبرمجة FPGAs.
  • البرمجة مع Libero-Soc وبرمجة أجهزة ECP5 (Prjtrellis ، OpenOCD) لم يتم دعمها بعد.

ملحوظات:

• أدوات مفتوحة المصدر مدعومة صور حاوية الحوض من مشروع GHDL/Docker ، لذلك Docker أو Podman يجب تثبيت. يمكن استخدام نفس سير العمل في خدمات CI.
• يجب أن تكون ISE ، Libero-Soc ، Quartus Prime و Vivado ، جاهزة لإعدامها من المحطة (مثبتة وتكوين جيد).

تثبيت

يتطلب pyfpga python >=3.6 . في الوقت الحالي ، لا يتوفر سوى مستودع GIT الذي تم استضافته على Github. يمكن تثبيته مع PIP:

 pip install 'git+https://github.com/PyFPGA/pyfpga#egg=pyfpga'

على GNU/Linux ، يتطلب تثبيت حزم PIP على النظام sudo . بدلاً من ذلك ، استخدم --local لتثبيت PYFPGA في منزلك.

يمكنك الحصول على نسخة من المستودع إما من خلال استنساخ git أو تنزيل Tarball/Zipfile:

 git clone https://github.com/PyFPGA/pyfpga.git
cd pyfpga

ثم ، استخدم PIP من جذر الريبو:

 pip install -e .

مع -e ( --editable ) ، يتم تثبيت تطبيقك في حزم الموقع عبر نوع من الارتباط. يتيح ذلك سحب التغييرات من خلال git أو تغيير الفرع ، دون الحاجة إلى إعادة تثبيت الحزمة.