verilator

مرحبا بكم في فيريلاتور

مرحبًا بك في Verilator، أسرع جهاز محاكاة Verilog/SystemVerilog. يقبل Verilog أو SystemVerilog يقوم بإجراء فحوصات جودة كود الوبر يتم تجميعه في لغة C++ متعددة الخيوط أو SystemC ينشئ XML لواجهة أدواتك الخاصة
	سريع يتفوق على العديد من أجهزة المحاكاة التجارية مغلقة المصدر نماذج الإخراج أحادية ومتعددة الخيوط
تستخدم على نطاق واسع صناعة واسعة والنشر الأكاديمي دعم جاهز من IP لمورد Arm وRISC-V
	مدفوعة بالمجتمع ومرخصة بشكل مفتوح بتوجيه من تحالف CHIPS ومؤسسة Linux منفتح وحر كما هو الحال في الكلام والبيرة المزيد من المحاكاة لميزانية التحقق الخاصة بك
الدعم التجاري متاح عقود الدعم التجاري عقود دعم التصميم عقود التحسين

ما يفعله Verilator

يتم استدعاء Verilator بمعلمات مشابهة لـGC أو VCS الخاص بـ Synopsys. يقوم "بالتحقق" من كود Verilog أو SystemVerilog المحدد من خلال قراءته وإجراء عمليات فحص الوبر وإدراج اختبارات التأكيد ونقاط تحليل التغطية بشكل اختياري. يقوم بإخراج ملفات .cpp و.h أحادية أو متعددة الخيوط، رمز "تم التحقق منه".

يتم بعد ذلك تجميع ملفات C++/SystemC التي تم التحقق منها بواسطة مترجم C++ (gcc/clang/MSVC++)، بشكل اختياري مع ملف غلاف C++/SystemC الخاص بالمستخدم، لإنشاء مثيل للنموذج الذي تم التحقق منه. يؤدي تنفيذ الملف القابل للتنفيذ الناتج إلى تنفيذ محاكاة التصميم. يدعم Verilator أيضًا ربط المكتبات التي تم إنشاؤها بواسطة Verilated، والمشفرة اختياريًا، بأجهزة محاكاة أخرى.

قد لا يكون Verilator هو الخيار الأفضل إذا كنت تتوقع بديلاً كامل المواصفات لمحاكي Verilog مغلق المصدر، أو تحتاج إلى تعليق توضيحي لـ SDF، أو محاكاة إشارات مختلطة، أو تقوم بمشروع سريع (نوصي بـ Icarus Verilog للعمل الدراسي). ومع ذلك، إذا كنت تبحث عن مسار لترحيل SystemVerilog إلى C++/SystemC، أو تريد محاكاة عالية السرعة للتصميمات، فإن Verilator هي الأداة المناسبة لك.

أداء

لا يقوم Verilator بترجمة Verilog HDL مباشرة إلى C++ أو SystemC. بدلاً من ذلك، يقوم Verilator بتجميع التعليمات البرمجية الخاصة بك إلى نموذج محسّن ومقسم بشكل اختياري بشكل أسرع بكثير، والذي يتم تغليفه بدوره داخل وحدة C++/SystemC. النتائج عبارة عن نموذج Verilog مجمع يتم تنفيذه حتى على مؤشر ترابط واحد أسرع بـ 10 مرات من SystemC المستقل، وعلى مؤشر ترابط واحد أسرع بحوالي 100 مرة من محاكيات Verilog المفسرة مثل Icarus Verilog. يمكن الحصول على تسريع آخر بمقدار 2-10x من تعدد مؤشرات الترابط (إجمالي 200-1000x مقارنة بالمحاكاة المفسرة).

يتمتع Verilator عادةً بأداء مماثل أو أفضل مقارنة بمحاكيات Verilog مغلقة المصدر (على سبيل المثال، Aldec Riviera-Pro، وCadence Incisive/NC-Verilog، وMentor ModelSim/Questa، وSynopsys VCS، وVTOC، وPragmatic CVer/CVC). لكن Verilator مفتوح المصدر، لذا يمكنك الإنفاق على الحوسبة بدلاً من التراخيص. وبالتالي، فإن Verilator يمنحك أفضل دورات المحاكاة/الدولار.

التثبيت والتوثيق

لمزيد من المعلومات:

• تثبيت Verilator وبنية دليل الحزمة
• دليل Verilator (HTML)، أو دليل Verilator (PDF)
• اشترك في إعلانات Verilator
• منتدى التحقق
• قضايا المدقق

يدعم

Verilator هو مشروع مجتمعي، يوجهه تحالف CHIPS التابع لمؤسسة Linux.

نحن نقدر ونرحب بمساهماتك بأي شكل من الأشكال؛ يرجى الاطلاع على المساهمة في Verilator. شكرا للمساهمين والرعاة.

تدعم شركة Verilator أيضًا وتشجع نماذج ومنظمات الدعم التجاري؛ يرجى الاطلاع على الدعم التجاري لشركة Verilator.

المشاريع ذات الصلة

• GTKwave - عارض الموجي لآثار Verilator.
• Icarus Verilog - Icarus عبارة عن محاكاة Verilog مفسرة كاملة المواصفات. إذا كانت شركة Verilator لا تدعم احتياجاتك، فربما يفعلها Icarus.

الترخيص المفتوح

Verilator هو حقوق الطبع والنشر 2003-2024 من قبل ويلسون سنايدر. (أبلغ عن الأخطاء إلى Verilator Issues.)

Verilator هو برنامج مجاني. يمكنك إعادة توزيعه و/أو تعديله بموجب شروط ترخيص GNU العام الأصغر الإصدار 3 أو ترخيص Perl Artistic الإصدار 2.0. راجع الوثائق لمزيد من التفاصيل.