verilator

Selamat datang di Verilator

Selamat datang di Verilator, simulator Verilog/SystemVerilog tercepat. Menerima Verilog atau SystemVerilog Melakukan pemeriksaan kualitas kode lint Dikompilasi ke dalam C++ multithread, atau SystemC Membuat XML untuk front-end alat Anda sendiri
	Cepat Mengungguli banyak simulator komersial sumber tertutup Model keluaran tunggal dan multithread
Banyak Digunakan Penyebaran industri dan akademik yang luas Dukungan out-of-the-box dari IP vendor Arm dan RISC-V
	Berbasis Komunitas & Berlisensi Terbuka Dipandu oleh CHIPS Alliance dan Linux Foundation Terbuka, dan bebas seperti dalam pidato dan bir Lebih banyak simulasi untuk anggaran verifikasi Anda
Dukungan Komersial Tersedia Kontrak dukungan komersial Kontrak dukungan desain Kontrak peningkatan

Apa yang Dilakukan Verilator

Verilator dipanggil dengan parameter yang mirip dengan GCC atau VCS Synopsys. Ini "Memverifikasi" kode Verilog atau SystemVerilog yang ditentukan dengan membacanya, melakukan pemeriksaan serat, dan secara opsional memasukkan pemeriksaan pernyataan dan titik analisis cakupan. Ini menghasilkan file .cpp dan .h tunggal atau multithread, kode "Verilated".

File C++/SystemC yang Terverifikasi ini kemudian dikompilasi oleh kompiler C++ (gcc/clang/MSVC++), secara opsional bersama dengan file wrapper C++/SystemC milik pengguna, untuk membuat instance model Verilated. Mengeksekusi hasil eksekusi akan melakukan simulasi desain. Verilator juga mendukung penautan perpustakaan yang dihasilkan terverifikasi, yang dienkripsi secara opsional, ke simulator lain.

Verilator mungkin bukan pilihan terbaik jika Anda mengharapkan pengganti berfitur lengkap untuk simulator Verilog sumber tertutup, memerlukan anotasi SDF, simulasi sinyal campuran, atau sedang mengerjakan proyek kelas cepat (kami merekomendasikan Icarus Verilog untuk tugas kelas). Namun, jika Anda mencari jalur untuk memigrasikan SystemVerilog ke C++/SystemC, atau menginginkan simulasi desain berkecepatan tinggi, Verilator adalah alat yang tepat untuk Anda.

Pertunjukan

Verilator tidak secara langsung menerjemahkan Verilog HDL ke C++ atau SystemC. Sebaliknya, Verilator mengkompilasi kode Anda menjadi model yang lebih cepat dioptimalkan dan dipartisi secara opsional, yang pada gilirannya dibungkus dalam modul C++/SystemC. Hasilnya adalah model Verilog yang dikompilasi yang dijalankan bahkan pada satu thread 10x lebih cepat daripada SystemC yang berdiri sendiri, dan pada satu thread sekitar 100 kali lebih cepat daripada simulator Verilog yang diinterpretasikan seperti Icarus Verilog. Peningkatan kecepatan 2-10x lainnya mungkin diperoleh dari multithreading (menghasilkan total 200-1000x dibandingkan simulator yang diinterpretasikan).

Verilator biasanya memiliki kinerja yang serupa atau lebih baik dibandingkan simulator Verilog sumber tertutup (misalnya, Aldec Riviera-Pro, Cadence Incisive/NC-Verilog, Mentor ModelSim/Questa, Synopsys VCS, VTOC, dan Pragmatic CVer/CVC). Namun, Verilator bersumber terbuka, jadi Anda dapat membelanjakannya untuk komputasi, bukan lisensi. Dengan demikian, Verilator memberi Anda siklus simulasi/dolar terbaik.

Instalasi & Dokumentasi

Untuk informasi lebih lanjut:

• Instalasi verilator dan struktur direktori paket
• Panduan Verilator (HTML), atau Panduan Verilator (PDF)
• Berlangganan pengumuman Verilator
• Forum verifikasi
• Masalah verifikasi

Mendukung

Verilator adalah proyek komunitas, dipandu oleh CHIPS Alliance di bawah Linux Foundation.

Kami menghargai dan menyambut baik kontribusi Anda dalam bentuk apa pun; silakan lihat Berkontribusi pada Verilator. Terima kasih kepada Kontributor dan Sponsor kami.

Verilator juga mendukung dan mendorong model dan organisasi dukungan komersial; silakan lihat Dukungan Komersial Verilator.

Proyek Terkait

• GTKwave - Penampil bentuk gelombang untuk jejak Verilator.
• Icarus Verilog - Icarus adalah simulator Verilog yang ditafsirkan dengan fitur lengkap. Jika Verilator tidak mendukung kebutuhan Anda, mungkin Icarus dapat melakukannya.

Lisensi Terbuka

Verilator adalah Hak Cipta 2003-2024 oleh Wilson Snyder. (Laporkan bug ke Masalah Verilator.)

Verilator adalah perangkat lunak gratis; Anda dapat mendistribusikannya kembali dan/atau memodifikasinya berdasarkan ketentuan Lisensi Publik Umum Kecil GNU Versi 3 atau Lisensi Artistik Perl Versi 2.0. Lihat dokumentasi untuk lebih jelasnya.