verilator 다운로드 - verilator 소스 코드 다운로드

verilator

C/C++

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배지7

Verilator에 오신 것을 환영합니다

가장 빠른 Verilog/SystemVerilog 시뮬레이터인 Verilator에 오신 것을 환영합니다. Verilog 또는 SystemVerilog 허용 Lint 코드 품질 검사를 수행합니다. 멀티스레드 C++ 또는 SystemC로 컴파일 자신만의 도구를 프런트엔드하기 위한 XML을 생성합니다.
	빠른 많은 비공개 소스 상용 시뮬레이터보다 성능이 뛰어납니다. 단일 및 다중 스레드 출력 모델
널리 사용됨 광범위한 산업 및 학술 배포 Arm 및 RISC-V 공급업체 IP의 즉시 지원
	커뮤니티 중심 및 공개 라이센스 CHIPS Alliance 및 Linux Foundation의 안내 연설과 맥주처럼 개방적이고 자유롭습니다. 검증 예산을 위한 추가 시뮬레이션
상업적 지원 가능 상업적 지원 계약 디자인 지원 계약 강화 계약

Verilator가 하는 일

Verilator는 GCC 또는 Synopsys의 VCS와 유사한 매개변수를 사용하여 호출됩니다. 지정된 Verilog 또는 SystemVerilog 코드를 읽고, 린트 검사를 수행하고, 선택적으로 어설션 검사 및 적용 범위 분석 지점을 삽입하여 "검증"합니다. 단일 또는 다중 스레드 .cpp 및 .h 파일인 "Verilated" 코드를 출력합니다.

이러한 검증된 C++/SystemC 파일은 선택적으로 사용자 고유의 C++/SystemC 래퍼 파일과 함께 C++ 컴파일러(gcc/clang/MSVC++)에 의해 컴파일되어 검증된 모델을 인스턴스화합니다. 결과 실행 파일을 실행하면 설계 시뮬레이션이 수행됩니다. Verilator는 또한 선택적으로 암호화된 Verilated 생성 라이브러리를 다른 시뮬레이터에 연결하는 것을 지원합니다.

비공개 소스 Verilog 시뮬레이터의 모든 기능을 갖춘 대체 제품을 기대하거나 SDF 주석, 혼합 신호 시뮬레이션이 필요하거나 빠른 수업 프로젝트를 수행하는 경우 Verilator는 최선의 선택이 아닐 수 있습니다(수업 작업에는 Icarus Verilog를 권장합니다). 그러나 SystemVerilog를 C++/SystemC로 마이그레이션하거나 고속 설계 시뮬레이션을 원하는 경우 Verilator가 적합한 도구입니다.

성능

Verilator는 Verilog HDL을 C++ 또는 SystemC로 직접 변환하지 않습니다. 오히려 Verilator는 코드를 훨씬 더 빠르게 최적화되고 선택적으로 스레드 분할 모델로 컴파일하며, 이는 다시 C++/SystemC 모듈 내에 래핑됩니다. 그 결과는 단일 스레드에서도 독립형 SystemC보다 10배 이상 빠르게 실행되고, 단일 스레드에서는 Icarus Verilog와 같은 해석된 Verilog 시뮬레이터보다 약 100배 빠른 컴파일된 Verilog 모델입니다. 멀티스레딩을 통해 추가로 2~10배의 속도 향상을 얻을 수 있습니다(해석된 시뮬레이터에 비해 총 200~1000배의 속도 향상).

Verilator는 일반적으로 비공개 소스 Verilog 시뮬레이터(예: Aldec Riviera-Pro, Cadence Incisive/NC-Verilog, Mentor ModelSim/Questa, Synopsys VCS, VTOC 및 Pragmatic CVer/CVC)와 비슷하거나 더 나은 성능을 제공합니다. 그러나 Verilator는 오픈 소스이므로 라이선스 대신 컴퓨팅에 돈을 쓸 수 있습니다. 따라서 Verilator는 최고의 시뮬레이션 주기/달러를 제공합니다.